Do một vấn đề đã biết trong phần mềm Quartus® II phiên bản 14.1, LVDS RX mềm Intel® FPGA IP ở chế độ PLL ngoài, có thể không hoạt động chính xác trong Intel® MAX® 10 thiết bị.
Điều này là do các cổng rx_syncclock và rx_readclock bị thiếu trong Intel MAX 10 FPGA Soft LVDS Intel FPGA IP, điều này sẽ khiến dữ liệu song song rx_out bị mắc kẹt.
Để giải quyết vấn đề này, hãy thay đổi chế độ Soft LVDS RX Intel FPGA IP chế độ PLL bên trong.
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Intel Quartus mềm trong tương lai.