ID bài viết: 000078006 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 27/08/2013

Làm cách nào để bảo toàn thứ tự bộ đếm đầu ra PLL hoặc ngăn chặn việc hợp nhất bộ đếm đầu ra PLL cho các thiết bị Stratix V, Arria V và Cyclone V trong phần mềm Quartus II phiên bản 12.0 SP2 trở lên?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Tác vụ Bảo toàn lệnh truy cập PLL không được hỗ trợ trong phần mềm Quartus® II phiên bản 12.0 SP2 và các phiên bản cũ hơn cho các thiết bị Stratix® V, Arria® V và Cyclone® V.
    Độ phân giải

    Bạn có thể sử dụng giới hạn vị trí PLLOUTPUTCOUNTER để ngăn bộ đếm đầu ra PLL quay sang vị trí đầu ra PLL khác hoặc tự động kết hợp trong quá trình biên dịch.

    Dưới đây là một ví dụ về sự hạn chế về vị trí của bộ đếm PLL trong tệp .qsf:

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y113_N1 -to "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[0]"

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y115_N1 -to "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[1]"

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y114_N1 -đến "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[2]"

    Lưu ý, phần mềm Quartus II sẽ đặt bộ đếm đầu ra PLL để đảm bảo khả năng định tuyến tối ưu của thiết kế.  Bạn có thể gặp phải các lỗi phù hợp nếu bạn đặt các bộ đếm tại các vị trí không thể hỗ trợ quạt cần thiết.  Để sử dụng vị trí bộ đếm tối ưu, trước tiên bạn nên biên dịch dự án và xem báo cáo Tóm tắt việc sử dụng PLL để có được vị trí bộ đếm PLL .  Để ngăn các bộ đếm được tự động liên kết, cung cấp cho mỗi bộ đếm một sự chuyển đổi pha độc đáo. Sau khi bạn áp dụng các bài tập vị trí bộ đếm, bạn có thể khôi phục các bước chuyển pha mong muốn Altera PLL.

    Một tính năng để ngăn chặn việc tự động quay và kết hợp tự động bộ đếm PLL đã được triển khai trong phần mềm Quartus II phiên bản 12.1..

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 14 sản phẩm

    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE
    FPGA Cyclone® V E
    FPGA Stratix® V E

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.