Mô tả
Thông báo lỗi này xảy ra khi sử dụng:
- Bộ điều Altera QDRII và QDRII SRAM với IP UniPHY
- Giao diện với một thành phần QDRII với độ trễ đọc 2
Do cấu trúc bên trong của các yếu tố IO của Arria® II GX, Stratix® Các thiết bị III và Stratix IV, các kết nối tín hiệu CQ và CQn phải được hoán đổi khi giao tiếp với thành phần QDRII SRAM với độ trễ đọc là 2.
Kết nối đồng hồ đọc:
- Chân CQ -> FPGA CQn thành phần QDRII SRAM (được đánh dấu Qbar trong bộ lập kế hoạch chân)
- Chân -> FPGA DQS thành phần QDRII SRAM (được đánh dấu S trong trình lập kế hoạch chân)
Đối với các thiết bị QDR II hoặc QDR II SRAM với độ trễ đọc 1,5 hoặc 2,5 chu kỳ, kết nối CQ với chân DQS (S trong Quartus II Pin Planner) và CQn đến chân CQn (Qbar trong Quartus II Pin Planner).