ID bài viết: 000077937 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Các thiết Cyclone bị khóa pha (PLLs) có hỗ trợ chế độ phản hồi bên ngoài không?

Môi Trường

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Không, các Cyclone® plLs thiết bị không có hỗ trợ cho chế độ phản hồi bên ngoài. Tuy nhiên, chúng hỗ trợ chế độ Bình thường, chế độ Zero Delay Buffer và chế độ Không khôi phục.

    Ở chế độ Bình thường, đường dẫn phản hồi PLL bắt nguồn từ mạng đồng hồ toàn cầu giúp giảm thiểu độ trễ đồng hồ để thanh ghi cho đầu ra đồng hồ PLL cụ thể đó.

    Ở chế độ Zero Delay Buffer, đường dẫn phản hồi PLL bị giới hạn trong chân đầu ra ngoài PLL chuyên dụng. Tín hiệu đồng hồ được điều khiển off-chip PLL_OUT trên chân được căn chỉnh pha với đầu vào đồng hồ PLL để giảm thiểu độ trễ giữa đầu vào đồng hồ và đầu ra đồng hồ ngoài. Nếu PLL cũng được sử dụng để điều khiển mạng đồng hồ bên trong, thì mạng đồng hồ đó cũng có một sự dịch chuyển pha tương ứng.

    Ở chế độ Không có Chế độ Ghi chú, đường dẫn phản hồi PLL bị giới hạn trong vòng lặp PLL —nó không đến từ mạng đồng hồ toàn cầu hoặc nguồn bên ngoài. Không có chế độ đồng hồ hỗ trợ mạng, nhưng chế độ này giúp giảm thiểu tình trạng jitter trên đồng hồ. Chế độ này có thể dẫn đến thời gian giữ dương trên thanh ghi phần tử I/O (IOE). Bạn có thể bù đắp cho việc này với việc chuyển đổi pha thủ công.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Cyclone®

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.