Ở chế độ Bình thường, đường dẫn phản hồi PLL bắt nguồn từ mạng đồng hồ toàn cầu giúp giảm thiểu độ trễ đồng hồ để thanh ghi cho đầu ra đồng hồ PLL cụ thể đó.
Ở chế độ Zero Delay Buffer, đường dẫn phản hồi PLL bị giới hạn trong chân đầu ra ngoài PLL chuyên dụng. Tín hiệu đồng hồ được điều khiển off-chip PLL_OUT
trên chân được căn chỉnh pha với đầu vào đồng hồ PLL để giảm thiểu độ trễ giữa đầu vào đồng hồ và đầu ra đồng hồ ngoài. Nếu PLL cũng được sử dụng để điều khiển mạng đồng hồ bên trong, thì mạng đồng hồ đó cũng có một sự dịch chuyển pha tương ứng.
Ở chế độ Không có Chế độ Ghi chú, đường dẫn phản hồi PLL bị giới hạn trong vòng lặp PLL —nó không đến từ mạng đồng hồ toàn cầu hoặc nguồn bên ngoài. Không có chế độ đồng hồ hỗ trợ mạng, nhưng chế độ này giúp giảm thiểu tình trạng jitter trên đồng hồ. Chế độ này có thể dẫn đến thời gian giữ dương trên thanh ghi phần tử I/O (IOE). Bạn có thể bù đắp cho việc này với việc chuyển đổi pha thủ công.