ID bài viết: 000077905 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao tôi nhận được các vi phạm thời gian khôi phục/xóa trong thiết kế bộ điều khiển RLDRAM II của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Nếu bạn bị hạn chế trong thiết kế RLDRAM II bằng DDR Timing Wizard (DTW) trong phần mềm Quartus® II phiên bản 8.1, bạn sẽ thấy các vi phạm thời gian khôi phục/xóa. Tuy nhiên, đây là những đường dẫn sai không bị hạn chế chính xác. Để đặt các bài tập đường dẫn sai, thêm các dòng sau vào cuối tệp SDC do DTW tạo ra và chạy lại TimeQuest Timing Analyzer.

set_false_path -từ [get_clocks {dtw_read_*}] đến [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}]

set_false_path -từ [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}] -đến [get_clocks {dtw_read__*}]

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® II

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.