Nếu bạn bị hạn chế trong thiết kế RLDRAM II bằng DDR Timing Wizard (DTW) trong phần mềm Quartus® II phiên bản 8.1, bạn sẽ thấy các vi phạm thời gian khôi phục/xóa. Tuy nhiên, đây là những đường dẫn sai không bị hạn chế chính xác. Để đặt các bài tập đường dẫn sai, thêm các dòng sau vào cuối tệp SDC do DTW tạo ra và chạy lại TimeQuest Timing Analyzer.
set_false_path -từ [get_clocks {dtw_read_*}] đến [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}]
set_false_path -từ [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}] -đến [get_clocks {dtw_read__*}]