ID bài viết: 000077864 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/02/2013

Các loại tham số chung và tham số cục bộ VHDL không khớp trong NC-Sim cho Stratix mô phỏng PLL phân đoạn V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn sử dụng phiên bản Incisive Cadence 11.10.017 để mô phỏng thiết kế Stratix V bao gồm phân số vòng lặp khóa pha (PLL), và nếu tham số chung VHDL và một tham số cục bộ tham số có cùng tên bất kể trường hợp nào, NC-Sim có thể khớp không chính xác hai tham số.

    Ví dụ: NC-Sim khớp với tham số chung có tên pll_lock_fltr_test và một địa điểm địa phương tên PLL_LOCL_FLTR_TEST.

    Độ phân giải

    Nâng cấp lên phiên bản 11.10.060 hoặc mới hơn.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.