ID bài viết: 000077845 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao tôi nhận được thông báo cảnh báo khi tôi biên dịch cho tốc độ DDR2 được quảng cáo trong cấp tốc độ -7 và -8 Cyclone II FPGAs trong phiên bản Quartus II 5.0SP1 và thấp hơn?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Quartus II phiên bản 5.0SP1 và thấp hơn sẽ hiển thị một cảnh báo nếu bạn vượt quá bất kỳ tham số nào sau đây khi biên dịch thiết kế SSTL18-C1 DDR2 / Cyclone II của mình:


Ví dụ: nếu thiết kế Cyclone II C8 / DDR2 của bạn được đặt ở mức 125MHz, cảnh báo sau sẽ được phát hành "Cảnh báo: Cài đặt Tần số DQS 125,0 MHz của chân DQS I/O ddr_dqs[0] phải nhỏ hơn 100,0 MHz".

Dữ liệu được sử dụng cho các giới hạn Quartus II được liệt kê ở trên là các giá trị được dự đoán dựa trên Cyclone mô phỏng I/O II. Tuy nhiên, đặc tính I/O Cyclone II gần đây đã chứng minh SSTL-18 (tiêu chuẩn I/O cần thiết cho DDR2) để hoạt động vượt quá những kỳ vọng đã được xác định và sử dụng trước đó trong Quartus II. Do dữ liệu đặc điểm này và phân tích chi tiết hơn, cả giới hạn DQS Fmax và các thông số kỹ thuật DDR2 được công bố sẽ được cập nhật như sau: Các giới hạn DQS Fmax cập nhật thông số kỹ thuật DDR2 cập nhật C6: 167MHz C7: 150MHz C8: 125MHz Vì phiên bản hiện tại của Quartus II chỉ liệt kê đây là Cảnh báo và không phải là Lỗi, không cần giải quyết và bạn có thể nhắm mục tiêu tốc độ được quảng cáo của Altera bằng cách bỏ qua cảnh báo cụ thể này khi bạn đang nhắm mục tiêu tốc độ hệ thống hợp lệ ở trên.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® II

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.