ID bài viết: 000077761 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 24/09/2013

Tại sao tôi thấy một sự khác biệt trong tùy chọn số lượng chip chọn cho IP UniPHY DDR3 được tạo trong Quartus II V12.0 và V13.0 và các phiên bản sau?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Hành vi của IP DDR3 được tạo ra trong QII V12.0 không chính xác. Số lượng tùy chọn chip chọn cho bộ điều khiển DDR3 UniPHY bị giới hạn ở 2 cho cả thiết Arria V Cyclone V.
    Độ phân giải Vấn đề này đã được khắc phục trong QII V13.0

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Arria® V GZ
    FPGA Arria® V GT
    FPGA Arria® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.