ID bài viết: 000077740 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/07/2012

tham số rx_use_coreclk được tạo không chính xác cho các siêu chức năng 10GBASE-R PHY v12.0 nhắm mục tiêu đến dòng thiết bị Stratix V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Siêu chức năng 10GBASE-R PHY v12.0 nhắm mục tiêu Stratix V không tạo ra các tham rx_use_coreclk số một cách chính xác; tệp HDL được tạo ra không truyền tham rx_use_coreclk số cho phiên sv_xcvr_10gbaser_nr của bạn.

    Độ phân giải

    Cập nhật tệp HDL được tạo ra để chuyển tham số. Fora tệp được tạo trong System Verilog, thêm dòng đã nhận xét trong ví dụ dưới đây:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.