ID bài viết: 000077693 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao lõi TSE không ổn định trên phần cứng cho biến thể LVDS do lỗi trong tệp SDC được tạo ra?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Các hạn chế SDC hiện có trong tệp SDC do TSE tạo ra khiến cho lõi TSE không ổn định trên phần cứng cho biến thể LVDS:

đặt clocks_list [get_clocks*]

foreach_in_collection đồng hồ {
tên bộ [get_clock_info -name ]
nếu {[ expr [regexp "altera_tse" ] == 1]} {
set_clock_groups -exclusive -group [get_clocks ]
}
}

 

Giải pháp: Dòng chú thích từ 410 đến 417 của tệp hạn chế thời gian (SDC) và thay thế bằng

set_clock_groups -không đồng bộ \

-nhóm {altera_tse_mac_rx_clk_0} \

-nhóm {altera_tse_mac_tx_clk_0} \

-nhóm {altera_tse_rx_afull_clk} \

-nhóm {altera_tse_sys_clk} \

-nhóm {altera_tse_ref_clk \

altera_tse_multi_mac_pcs_pma_inst|the_altera_tse_pma_lvds_rx_0|altlvds_rx_component|auto_generated|rx[0]|clk0 \

altera_tse_multi_mac_pcs_pma_inst|the_altera_tse_pma_lvds_rx_0|altlvds_rx_component|auto_generated|k|clk[0]}

Vấn đề này sẽ được khắc phục trong bản phát hành trong tương lai.
 

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® IV GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.