Sự cố này xảy ra khi triển khai lõi IP PCIe® Thế hệ 1 hoặc Thế hệ 2 bằng cách sử dụng ATX PLL trong dòng thiết bị Arria® V GZ hoặc Stratix® V. Đối với các thiết bị ES, coreclkout được báo cáo là 1/4 tần số chính xác. Đối với các thiết bị sản xuất, coreclkout được báo cáo là 1/2 tần số chính xác.
Điều này có thể được nhìn thấy trong TimeQuest bằng cách sử dụng Đồng hồ báo cáo. Cả coreclkout và observablecoreclkdiv sẽ có cùng tần số được báo cáo không chính xác như đã nêu ở trên.
Để khắc phục sự cố này:
1. Biên dịch thiết kế để xác định tần suất TimeQuest đang báo cáo.
2. Thêm SDC sau để hạn chế \'coreclkout\':
create_clock -period <một nửa thời gian được báo cáo bởi TimeQuest> [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Ví dụ: nếu TimeQuest báo cáo khoảng thời gian xung nhịp 16ns cho thiết bị sản xuất, SDC là:
create_clock -kỳ 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Điều quan trọng là sử dụng tùy chọn "-compatibility_mode" để sử dụng ký tự đại diện trong SDC cho get_pins.