ID bài viết: 000077650 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 13/08/2012

Tại sao các hạn chế PCIe Hard IP SDC cho tl_cfg* bị bỏ qua trong thiết kế SOPC Builder của tôi?

Môi Trường

    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Hạn chế PCI Express HardIP cho tín hiệu tl_cfg* bị bỏ qua trong thiết kế SoPC Builder vì mô-đun altpcierd_tl_cfg_sample không được sử dụng trong chế độ này.

Do đó, trong pcie_compiler_0.sdc, các hạn chế SDC được đặt sau bình luận dưới đây sẽ bị bỏ qua:

# Các hạn chế đường dẫn đa vòng sau đây chỉ có hiệu lực nếu việc sử dụng logic để lấy mẫu tín tl_cfg_ctl và số tl_cfg_sts của bạn

Lưu ý: Những hạn chế này là có hiệu lực trong Trình thiết kế nền tảng và Avalon® phát trực tiếp hardIP.

Độ phân giải

N/A

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® IV GX
FPGA Cyclone® IV GX
FPGA Stratix® IV GT

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.