ID bài viết: 000077582 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/10/2013

Lõi PCIe Hard IP và lõi IP DDR3 có thể chia sẻ cùng một refclk không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Không nên chia sẻ refclk giữa lõi PCIe® Hard IP và lõi IP giao diện bộ nhớ ngoài, bao gồm tất cả các bộ điều khiển dựa trên UniPHY và ALTMEMPHY. Giao diện PCIe và giao diện bộ nhớ ngoài cần PLL của chúng trực tiếp refclk từ các chân đầu vào đồng hồ chuyên dụng khác nhau.

Để bộ điều khiển bộ nhớ sử dụng đồng hồ giống với lõi IP cứng PCIe, coreclkout nó sẽ cần phân luồng tín hiệu của lõi IP cứng PCIe vào đầu vào refclk của lõi IP bộ nhớ. Điều này không được khuyến nghị vì các jitter bổ sung gây ra bởi tài nguyên định tuyến đồng hồ toàn cầu sẽ ảnh hưởng đến hiệu suất giao diện bộ nhớ ngoài.

Các sản phẩm liên quan

Bài viết này áp dụng cho 9 sản phẩm

FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Arria® V GZ
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Stratix® V GS
FPGA Stratix® V E
FPGA Stratix® V GX
FPGA Stratix® V GT

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.