ID bài viết: 000077539 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 05/05/2015

Tại sao một số tín hiệu DDR4 không bị hạn chế trong Phân tích Thời gian?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi thiết kế giao Intel® Arria® bộ nhớ DDR4 FPGA 10, bạn có thể thấy các cổng đầu vào và đầu ra DDR4 không bị hạn chế. Nên có ngoại lệ đường dẫn sai trong tệp DDR4 SDC cho các tín hiệu này.

    Độ phân giải

    Giải pháp khắc phục sự cố này là thêm các bài tập sau vào tệp DDR4 SDC trong phần FALSE PATH CONSTRAINTS:

    set_false_path -to [get_ports {*dbi_n*}]
    set_false_path -from [get_ports {*dbi_n*}]
    set_false_path -from [get_ports {*alert_n*}]
    set_false_path -to [get_ports {*mem_ck*}]
    set_false_path -to [get_ports {*mem_ck_n*}]
    set_false_path -to [get_ports {*mem_dqs_n*}]

    Vấn đề này sẽ được khắc phục trong phiên bản phần mềm phát triển Quartus trong® tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX
    FPGA Intel® Arria® 10 GT

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.