ID bài viết: 000077504 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 30/06/2014

Tại sao tôi thấy tình hình jitter tần số thấp tăng lên khi sử dụng PLL ATX của thiết bị thu phát Stratix V hoặc Arria V GZ?

Môi Trường

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do vấn đề trong phần mềm Quartus® II, bạn có thể thấy sự jitter tần số thấp tăng lên khi sử dụng PLL ATX của thiết bị thu phát Stratix® V hoặc Arria® V GZ.

Phần mềm Quartus II đặt băng thông ATX PLL thành "Thấp" có thể dẫn đến sự jitter tăng trong phạm vi 200kHz - 1,5MHz. Điều này có thể dẫn đến giảm biên cho CDR máy thu của bên thứ 3 với khả năng theo dõi băng thông chập chờn thấp.

Độ phân giải

Để giải quyết vấn đề này, bạn có thể đặt cài đặt băng thông ATX PLL thành "Trung bình" với bài tập QSF.

set_instance_assignment -name PLL_BANDWIDTH_PRESET MEDIUM -to

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Stratix® V
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Arria® V GZ

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.