ID bài viết: 000077421 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/06/2020

Yêu cầu khoảng cách ATX PLL đến fPLL cho bộ thu phát L- và H-tile có áp dụng khi sử dụng cấu hình cấu hình trên Intel® Stratix® 10 thiết bị không?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Bộ thu phát L-Tile H-Tile IP FPGA Intel® Stratix® 10 ATX PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Có, yêu cầu khoảng cách ATX PLL đến fPLL cho bộ thu phát L- và H-tile áp dụng khi sử dụng cấu hình trên Intel® Stratix® 10 thiết bị.

    Độ phân giải

    Nếu các thành phần ATX PLL và FPLL liền kề của bạn sử dụng tính năng cấu hình để cấu hình lại theo các tốc độ dữ liệu khác nhau, bạn phải kiểm tra thủ công xem yêu cầu khoảng cách ATX PLL đến fPLL có được đáp ứng cho tất cả các kết hợp cấu hình hay không.

    Một cảnh báo quan trọng được đưa ra bởi phần mềm Intel® Quartus® Prime khi cấu hình mặc định của ATX PLL và fPLL vi phạm yêu cầu khoảng cách giữa ATX PLL đến fPLL. Dưới đây là một ví dụ cảnh báo quan trọng.

    Cảnh báo tới hạn(18499): FPLL <Gen_LHDx0.LHDx0|Gen_FPLL. Gen_FPLLUSR0. FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > quá gần với ATX PLL <Gen_LHDx1.LHDx1|Gen_ATXPLL. Gen_ATXUSR0. ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>.

    FPLL với tần số VCO trong phạm vi 50 MHz của ATX PLL liền kề phải được phân tách bằng một FPLL. Sửa đổi các ràng buộc vị trí FPLL trong Trình chỉnh sửa phân công để làm cho các fPLL cách nhau ít nhất một ATX PLL.

    Tuy nhiên, trong ví dụ dưới đây, Phần mềm Intel® Quartus® Prime sẽ không đưa ra cảnh báo quan trọng nào vì cấu hình mặc định đáp ứng quy tắc tần số VCO cho khoảng cách ATX PLL đến fPLL.

    fPLL bị hạn chế ở vị trí HSSICR2CMUFPLL_2T4DB
    Cấu hình 0 = 10G3 (Mặc định tại thời điểm biên dịch)
    Cấu hình 1 = 12G5

    PLL ATX bị hạn chế ở vị trí HSSICR2PMALCPLL_2T4DB
    Cấu hình 0 = 10G3
    Cấu hình 1 = 12G5 (Mặc định tại thời điểm biên dịch)

    Yêu cầu khoảng cách Intel® Stratix® 10 L- và H-Tile ATX PLL đến fPLL được ghi lại trong "3.1.1.1. Yêu cầu Khoảng cách ATX PLL đến fPLL" trong hướng dẫn sử dụng IP PHY của Bộ thu phát Intel® Stratix® 10 L và H-Tile.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.