ID bài viết: 000077396 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 13/02/2019

Tại sao IP Intel® Stratix® FPGA Intel® Stratix® 10 của tôi bị lỗi thời gian đóng thời gian khi nhắm mục tiêu mẫu kỹ thuật Intel® Stratix® 10 E-tile Engineering Sample (ES) của tôi?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Các biến thể của IP Intel® Stratix® FPGA interlaken (thế hệ thứ 2) với làn 25Gbps không hỗ trợ thiết bị Engineering Sample (ES).

    Độ phân giải

    Để có được "Chất lượng kết quả" tốt nhất để đóng thời gian, khởi chạy Design Space Explorer II trong phần mềm Intel® Quartus® Prime và thực hiện quét hạt giống.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.