ID bài viết: 000077393 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2019

Chỉ mục nào của fclk[1..0] và tải [1..] tín hiệu tôi nên sử dụng khi triển khai giao diện TX đa ngân hàng, rộng bằng cách sử dụng IP Stratix 10 Altera LVDS SERDES ở chế độ pll ngoài?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Đối với các cấu hình TX đa ngân hàng có pll bên ngoài sử dụng IP LVDS thiết bị Stratix® 10, chỉ có cặp đồng hồ thứ hai từ pll ngoài (cặp được lập chỉ mục bởi [1]) là hợp lệ

    Độ phân giải

    Thông tin này sẽ được cập nhật trong phiên bản tiếp theo của Intel® Stratix 10 Device High-Speed LVDS I/O User Guide

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.