ID bài viết: 000077340 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/03/2018

Tại sao HPS bị treo khi HPS đến cầu FPGA được kết nối với IP Cầu AXI cùng với (các) bus chính khác?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Liên kết FPGA Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    HPS có thể bị treo khi truy cập vào Cầu AXI được giao tiếp với nhiều hơn một bus chính.

    Giao diện phụ AXI Bridge sẽ liên tục áp lực ngược truy cập chính khi một trong các chủ vấn đề giao dịch đọc / ghi với nó.

    Độ phân giải

    Để giải quyết tạm thời, hãy thêm Cầu liên hợp Avalon MM vào giữa bus chính và Cầu AXI để giải quyết sự cố xử lý nhiều tín hiệu chính Cầu AXI.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA SoC Arria® V SX
    FPGA SoC Intel® Arria® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.