ID bài viết: 000077338 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/10/2018

spl.c:239:8: lỗi: 'CONFIG_SPL_SDRAM_ECC_PADDING' không khai báo (lần đầu tiên sử dụng trong chức năng này)

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • Bộ phát triển nhúng FPGA SoC Intel® Phiên bản thường
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Bộ phát triển nhúng Intel® SoC FPGA (SoC EDS), Bộ tải trước cho Cyclone® V và Arria® V không thể biên dịch khi CONFIG_SPL_FPGA_LOAD macro được định nghĩa trong phần mềm/spl_bsp/uboot-socfpga/include/configs/socfpga_common.h và SDRAM ECC được bật.

    Độ phân giải

    Để tránh lỗi này, bạn nên tắt chức năng 'memset' với macro #if/#endif dưới đây.

    software/spl_bsp/uboot-socfpga/arch/arm/cpu/armv7/socfpga/spl.c(245)

    đệm bộ nhớ dưới dạng dữ liệu trong SDRAM */

    #if (CONFIG_HPS_SDR_CTRLCFG_CTRLCFG_ECCEN == 1)

    filesize = file_fat_read(CONFIG_SPL_FPGA_FAT_NAME, NULL, 0);

    nếu (filesize != -1) {

    memset((unsigned char *)((temp_sdram filesize)

    & ((CONFIG_SPL_SDRAM_ECC_PADDING - 1)),

    0, CONFIG_SPL_SDRAM_ECC_PADDING);

    }

    #endif

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA SoC Cyclone® V SX
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.