ID bài viết: 000077294 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/09/2012

Đặc điểm kỹ thuật jitter DLL là gì đối với giao diện bộ nhớ ngoài và sự thay đổi jitter DLL có thay đổi tùy thuộc vào tần số hoạt động?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Các khối logic DLL & DQS được thiết kế để từ chối jitter đầu vào. DLL sử dụng các giá trị được mã hóa màu xám cho từ điều khiển để tránh bị jitter khi cài đặt độ trễ DQS thay đổi. Và sử dụng các khối máy dò pha kép để đảm bảo bất kỳ thay đổi nào trong từ điều khiển chỉ được thực hiện khi tín hiệu lên hoặc xuống ổn định cho bốn chu kỳ bán dẫn.

 

Sự không chắc chắn duy nhất trên đường dẫn xung giờ DQS được giới thiệu bằng độ phân giải của các bước độ trễ. Sự không chắc chắn này là một chức năng của số lượng giai đoạn trì hoãn DQS được sử dụng và không phụ thuộc vào tần số đồng hồ hoặc tiêu chuẩn giao diện bộ nhớ. Sự không chắc chắn này được chỉ định là lỗi chuyển pha DQS và có trong các lệnh phân tích thời gian ALTMEMPHY & UniPHY.

 

Bạn có thể nhận được thông số kỹ thuật lỗi chuyển pha DQS từ bảng dữ liệu thiết bị, ví dụ: chương Đặc điểm chuyển đổi và DC (PDF) của sổ tay Stratix IV, bảng 1-46 cung cấp thông số kỹ thuật cho lỗi chuyển đổi pha DQS.

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® IV E
FPGA Stratix® III

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.