ID bài viết: 000077263 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Có thể xảy ra mấu cấu hình bus dqs khi truy cập nhiều hơn một bộ nhớ DDR bằng cách sử dụng bộ điều khiển Altera DDR SDRAM v1.2.0 không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Có. Nếu thực hiện trở lại các truy cập đọc lại trong đó chip chọn thay đổi giữa các truy cập và hàng trong CS thứ hai đã mở, thì có khả năng xảy ra tranh chấp về bus. Dưới đây là một tình huống có thể xảy ra mấu cấu hình trong đó ACT = Kích hoạt và RD = ĐỌC:

Bên DDR

HÀNH ĐỘNG A
RD A
HÀNH ĐỘNG B
RD B
RD A

Phía địa phương

đọc hàng A trong CS1
hàng đọc B trong CS2
đọc hàng A trong CS1

Bộ điều khiển nhận định rằng vào lần đọc thứ hai đến hàng A, hàng đã mở. Do đó, không cần ACT. Dưới đây là một sơ đồ cho thấy các tín hiệu dqs đi kèm với dữ liệu đọc khi nó trở lại từ bộ nhớ đến FPGA (tại thời điểm RD B được RD A theo dõi ngay lập tức).

Kết quả là đọc từ CS2 có thể bị mất. Giải pháp là chèn NOP như sau:

Bên DDR
HÀNH ĐỘNG A
RD A
HÀNH ĐỘNG B
RD B
Nop
RD A

Phía địa phương
đọc hàng A trong CS1
hàng đọc B trong CS2
nop (de-assert yêu cầu cho 1 chu kỳ)
đọc hàng A trong CS1

Đối với v1.2.0 của lõi bộ điều khiển Altera DDR SDRAM, người dùng phải thực hiện điều này. Đối với v2.0 của lõi, điều này sẽ được thực hiện tự động, trở nên minh bạch cho người dùng.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix®

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.