ID bài viết: 000077140 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/03/2014

Khi sử dụng IP cứng Stratix V cho PCI Express, tại sao Thiết lập không chính xác Hỗ trợ Hoàn thành Lệnh (bit 18) trong Thanh ghi Khả năng Khe cắm?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Do có vấn đề trong IP cứng Stratix® V cho PCI® Express, bit này được đặt không chính xác.
Độ phân giải

Để giải quyết vấn đề này:

1. Đi đến:

\< phiên bản Quartus® II của bạn>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters_common.tcl

2. Thay thế:

add_parameter advanced_default_hwtcl_no_command_completed chuỗi "thật"

Với

add_parameter advanced_default_hwtcl_no_command_completed chuỗi "false"

3. Tháo ra:

set_parameter_value no_command_completed_hwtcl "đúng"

4. Đi đến:

< thư mục cài đặt Altera của bạn>\\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters.tcl

5. Thay đổi dòng

nếu { == 1 } {

set_parameter_value no_command_completed_hwtcl "đúng"

Để:

nếu { == 1 } {
đặt advanced_default_parameter_override [ get_parameter_value advanced_default_parameter_override]
nếu { == 0 } {
set_parameter_value no_command_completed_hwtcl "đúng"
} khác {
set_parameter_value no_command_completed_hwtcl [ get_parameter_value advanced_default_hwtcl_no_command_completed]
}

6. Tăng tốc lõi IP, biên dịch lại thiết kế của bạn và mô phỏng.

Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Quartus® II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.