Do một vấn đề đã biết trong phần mềm Intel® Quartus® Prime Pro phiên bản 19.1 đến 19.4, Thiết kế Mẫu JESD204B Intel® FPGA IP có thể không hoạt động chính xác khi sử dụng thiết bị Intel® Arria® 10 và Intel® Cyclone® 10 GX. Điều này là do thiếu 2 cổng nếu tổng hợp và 1 cổng thiếu nếu mô phỏng thiết kế JESD204B Intel® FPGA IP mẫu.
Để giải quyết vấn đề này, hãy làm theo các bước dưới đây:
1. Ví dụ như tổng hợp thiết kế, thêm hai cổng này vào "altera_jesd204_ed_RX_TX.sv" nằm ở "/ed_synth" tại dòng 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Ví dụ như mô phỏng thiết kế, thêm cổng này ở dòng 364 vào "altera_jesd204_ed_RX_TX.sv" nằm ở "//ed_sim/testbench/models" tại dòng 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Sự cố này đã được khắc phục bắt đầu từ phiên Intel® Quartus® mềm Prime Phiên bản Pro phiên bản 20.1.