ID bài viết: 000076994 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 17/10/2019

Chip Intel® Stratix® DDR4 IP 10 được định vị cho các thiết bị bộ nhớ trên cùng và dưới cùng trong cấu tạo vỏ sò như thế nào?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi cấu tạo vỏ sò được bật trong Trình chỉnh sửa tham số IP Intel® Stratix® 10 DDR4, mỗi bậc yêu cầu hai chân CS để định cấu hình riêng chip bộ nhớ trên cùng và dưới. Nội dung sau cho thấy cách lập bản đồ các chân CS FPGA chip bộ nhớ trong các thiết kế đơn cấp bậc và hàng bậc kép.

    Độ phân giải

    Đối với các thành phần đơn cấp:

    Các thành phần trên cùng (không được phản ánh) FPGA_CS0, vào phần MEM_TOP_CS0

    Các thành phần dưới (được phản chiếu) FPGA_CS1, vào phần MEM_BOT_CS0

    Đối với các thành phần cấp kép:

    Các thành phần (không được phản chiếu) trên cùng, FPGA_CS0 chuyển sang MEM_TOP_CS0 và FPGA_CS1 chuyển sang MEM_TOP_CS1

    Các thành phần dưới (được phản ánh) FPGA_CS2 chuyển sang MEM_BOT_CS0 và FPGA_CS3 chuyển sang MEM_BOT_CS1

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.