ID bài viết: 000076959 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 07/10/2020

Điều gì có thể khiến IP Intel® Stratix® DDR4 10 vi phạm Lệnh Thoát nguồn xuống để Làm mới Độ trễ Tối thiểu (tXP)?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
  • Giao diện bộ nhớ và bộ điều khiển
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong IP DDR4 Intel® Stratix® 10, có thể vi phạm Độ trễ Tối thiểu Thoát xuống để Làm mới Tối thiểu (tXP) vì bộ điều khiển có thể không cổng đúng yêu cầu Làm mới Cấp độ logic bằng bộ định giờ tXP khiến yêu cầu thực hiện ngay lập tức sau khi thoát Power Down. Do đó, yêu cầu Logical Rank Refresh có thể bị bỏ qua và cuối cùng có thể dẫn đến việc làm mới không đủ.

    Sự cố này có thể xảy ra khi tùy chọn Bật Tự động tắt nguồn, định dạng bộ nhớ được chọn là RDIMM hoặc LRDIMM, độ rộng ID Chip được đặt thành bất kỳ cấu hình 3DS nào, và Số bậc vật lý mỗi DIMM được đặt thành giá trị lớn hơn 1.

     

    Độ phân giải

    Để giải quyết vấn đề này, hãy chọn tùy chọn Bật Kiểm soát Làm mới Người dùng và thực hiện các yêu cầu làm mới bổ sung.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.