ID bài viết: 000076852 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/06/2017

Tại sao tham số "Sử dụng kết nối đồng hồ tham chiếu PLL lõi" không khả dụng trong Trình chỉnh sửa tham số IP PHYLite?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Stratix® 10 PHY Lite cho Giao diện song song
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bắt đầu từ phần mềm Quartus® Prime phiên bản 17.0, IP PHYLite không hỗ trợ kết nối đồng hồ tham chiếu PLL lõi. Đồng hồ tham chiếu PHYLite PLL phải được kết nối với chân đồng hồ tham chiếu chuyên dụng.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Arria® 10 và FPGA SoC

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.