ID bài viết: 000076850 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/06/2019

Tại sao PHY Lite cho Giao diện song song cho mô phỏng lỗi IP Intel® Arria® 10 FPGA khi cấu hình dữ liệu được đặt thành "Khác biệt"?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Arria® 10 PHY Lite cho Giao diện song song
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Intel® Quartus® Prime phiên bản 19.1, bạn có thể thấy lỗi đọc mô phỏng khi đặt cấu hình dữ liệu thành "Khác biệt".

    Độ phân giải

    Để giải quyết những vấn đề này , hãy mở tệp *phylite_io_bufs.sv trong thư mục altera_phylite_arch_nf_*\sim.

     

    Thay đổi dòng từ:

    gán group_data_out_n [grp_num]47 : GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}};

    Để:

    gán group_data_out_n [grp_num]47 : GROUP_PIN_WIDTH[grp_num]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}};

     

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime phần mềm phiên bản 19.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.