ID bài viết: 000076788 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/07/2012

Lỗi nội bộ: Hệ thống con: TIS_RC, Tập tin: /quartus/tsm/tis/tis_physical_timing_api.cpp, Dòng: 1334

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Trong quá trình biên dịch một thiết kế nhắm mục tiêu vào Arria V hoặc Cyclone V, việc biên dịch có thể bị lỗi do lỗi

    Internal Error: Sub-system: TIS_RC, File: /quartus/tsm/tis/tis_physical_timing_api.cpp, Line: 1334

    Lỗi này có thể xảy ra nếu thiết kế của bạn có khối M10K cao Sử dụng.

    Độ phân giải

    Nếu thiết kế của bạn chứa các khu vực LogicLock, hãy cho phép Fitter để đặt các bộ phận bộ nhớ bên ngoài khu vực LogicLock được chỉ định của chúng bằng cách thực hiện các bước sau:

    1. Trong cửa sổ Khu vực LogicLock, nhấp chuột phải vùng LogicLock, rồi nhấp vào Thuộc tính.
    Trong Thành viên danh sách các Thuộc tính Thoại hộp, chọn các yếu tố thiết kế.
    • Nhấp vào Chỉnh sửa. Hộp thoại Chỉnh sửa Nút hộp sẽ mở.
    • Trong phần tử không được loại trừ, nhấp vào Chỉnh sửa. Hộp thoại Loại Phần tử Không bao gồm sẽ mở.
    • Trong mục Loại phần tử không bao gồm, hãy bật Bộ nhớ.
    • Nếu thiết kế của bạn không chứa các khu vực LogicLock, hoặc nếu cho phép Fitter để đặt các bộ phận bộ nhớ bên ngoài LogicLock được chỉ định của chúng khu vực không giải quyết được lỗi, thêm dòng sau vào tệp quartus.ini cho dự án của bạn:

      fitter_rams_disallow_packed_mode = on

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Cyclone® V và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.