Không, tín hiệu CONF_DONE và INIT_DONE không được khẳng định cao trong quá trình lập trình tệp JIC Stratix® 10 FPGA.
Khi sử dụng Phần mềm Quartus® Prime Pro Edition v18.0 để định cấu hình thiết bị Stratix® 10 FPGA với hình ảnh trợ giúp (Hình ảnh SFL mặc định của nhà sản xuất) trong quá trình lập trình tệp JIC, bạn có thể quan sát thấy các xác nhận tín hiệu CONF_DONE và INIT_DONE không mong muốn. Hình ảnh trợ giúp (Hình ảnh SFL mặc định của nhà sản xuất) chỉ chứa dữ liệu chương trình cơ sở chứ không chứa dữ liệu cấu hình đầy đủ. Do đó, thiết bị Stratix® 10 FPGA chỉ được cấu hình với dữ liệu chương trình cơ sở và mặc dù tín hiệu CONF_DONE và INIT_DONE được khẳng định cao, thiết bị Stratix® 10 FPGA vẫn chưa vào chế độ người dùng.
Trong Phần mềm Quartus® Prime Pro Edition v17.1 trở về trước, tín hiệu CONF_DONE và INIT_DONE dự kiến sẽ được khẳng định cao vì hình ảnh trợ giúp (Hình ảnh SFL mặc định của nhà sản xuất) chứa dữ liệu cấu hình đầy đủ.
Việc CONF_DONE và trạng thái INIT_DONE không hợp lệ này sẽ không gây ra bất kỳ lỗi lập trình JIC nào.
Điều này đã được khắc phục trong Phần mềm Quartus® Prime Pro Edition v21.4 trở lên.