Do tính năng đặt lại đáng kinh ngạc của bộ thu phát Intel® Stratix® 10 L-Tile và bộ thu phát H-Tile, bạn có thể quan sát thấy sự khác biệt độ trễ liên kết đáng kể giữa các phiên bản Phát trực tiếp Serial Lite III Intel® FPGA IP trong mô phỏng.
Để xử lý hiệu ứng này trong mô phỏng, hãy thay đổi các mục sau ở .v trong thư mục sim:
Từ
.reduced_reset_sim_time (0),
Để
.reduced_reset_sim_time (1),
Một ví dụ về tệp < phy phiên bản > .v được hiển thị dưới đây:
altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v
#Note rằng sửa đổi này chỉ làm giảm thời gian liên kết trong mô phỏng.
Đây là hành vi mong đợi và sẽ không được thay đổi trong bất kỳ bản phát hành nào trong tương lai của Intel® Quartus® Prime.