ID bài viết: 000076700 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 02/02/2018

Làm cách nào để đạt được hiệu suất jitter IOPLL như được chỉ định trong bảng dữ liệu thiết bị Intel® Stratix® 10?

Môi Trường

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Để đạt được hiệu suất jitter IOPLL Intel® Stratix® 10 như được chỉ định trong Bảng dữ liệu thiết bị Intel Stratix 10, giới hạn số lượng chân đầu ra không được tiêu chuẩn (SSO) trong một ngân hàng IO về số được chỉ định trong bảng dưới đây, cho mỗi cường độ hiện tại.

    Cường độ dòng điện của chân SSO (mA)

    Số chân SSO tối đa

    Gia tăng jitter trên mỗi chân SSO (ps/chân)

    16

    17

    8

    12

    21

    7

    10

    27

    6

    8

    36

    4

    Nếu ứng dụng của bạn cần có nhiều chân chưa được xác định hơn để tắt đồng thời, thì thông số kỹ thuật jitter đầu ra PLL sẽ bị ảnh hưởng bởi số lượng được chỉ định trong bảng. Thông số kỹ thuật giao diện bộ nhớ ngoài không bị ảnh hưởng do ảnh hưởng của sự jitter bổ sung được tính vào tốc độ dữ liệu tối đa được hỗ trợ bởi Intel Stratix 10 thiết bị.

    Hướng dẫn này áp dụng cho các thiết bị sau:

    • Intel Stratix 10 GX ES3 và các thiết bị sản xuất
    • Intel Stratix 10 SX ES1, ES2 và các thiết bị sản xuất
    Độ phân giải

    Tài liệu đã được cập nhật.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.