ID bài viết: 000076675 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 05/05/2021

Tại sao mô phỏng của eSRAM Intel® FPGA IP mục tiêu Intel® Stratix® 10 sử dụng Mentor* ModelSim* hiển thị dữ liệu đọc không chính xác?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi mô phỏng eSRAM Intel® FPGA IP định mục tiêu đến Intel® Stratix® 10 thiết bị với Mentor* ModelSim*, bạn có thể quan sát dữ liệu đọc không chính xác do các tùy chọn mô phỏng không chính xác.

    Độ phân giải

    Để giải quyết vấn đề này, thêm tùy chọn bên dưới trong tệp msim_setup.tcl:

    đặt USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.