ID bài viết: 000076646 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 30/05/2017

Làm cách nào để khắc phục các vi phạm về thời gian lưu trữ c2p_write_clk và pll_write_clk thiết kế Stratix V DDR3?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Đối với Stratix® thiết kế dựa trên UniPHY V DDR3, bạn có thể thấy các vi phạm thời gian trên đường dẫn dữ liệu giữa c2p_write_clk và tên miền đồng hồ pll_write_clk mềm.

    Độ phân giải

    Để giải quyết các vi phạm thời gian tạm giữ này, hãy làm theo các bước dưới đây:

    1) Trong tệp <IP_variation_name>if0_pll0.sv được tạo IP, đặt

    tham WRITE_CLK_PHASE = "938 ps"

    2) Trong tệp tin <IP_variation_name>if0_p0_parameters.tcl được tạo IP, đặt

    Bộ::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.