ID bài viết: 000076630 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 14/08/2017

Lỗi (12077): Phiên bản nút "altera_mult_add_rtl2" tức thì với tham số không xác định "ACCUM_SLOAD_PIPELINE_SCLR"

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với IP Cyclone® V FPGA ALTMULT_COMPLEX trong Phần mềm phiên bản tiêu chuẩn Intel® Quartus® Prime phiên bản 17.0, bạn có thể thấy lỗi trên trong quá trình biên dịch nếu loại tệp biến thể IP là VHDL.

    Độ phân giải

    Để giải quyết vấn đề này, hãy sử dụng loại tệp biến thể IP Verilog.

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Tiêu chuẩn phiên bản 18.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Cyclone® V và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.