ID bài viết: 000076614 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 08/01/2019

Lỗi(13149): Các hệ thống EMIF/PHYLite chia sẻ đồng hồ tham chiếu PLL không có đầu vào đặt lại giống hệt nhau để theo dõi các io_aux nguyên tử

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Stratix® 10 PHY Lite cho Giao diện song song
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi bạn triển khai IP Giao diện Bộ nhớ ngoài Intel® Arria® 10 và IP Intel Arria 10 PHYLite chia sẻ đồng hồ tham chiếu PLL và đặt lại trong cùng một cột I/O, bạn có thể thấy lỗi phù hợp này.

     

    Độ phân giải

    Để giải quyết vấn đề này, hãy điều chỉnh Intel® Arria® cổng đặt lại IP PHYLite 10 thành "1".  

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.