Tại sao tôi thấy một lỗi thời gian giao đồng hồ giữa mgmt_clk và frame_clk trong ví dụ thiết kế JESD204B chế độ bộ phát đơn giản?

Đối với ví dụ thiết kế JESD204B chế độ Bộ phát đơn giản nhắm mục tiêu đến thiết bị Intel® Arria® 10, bạn có thể quan sát các hành vi vi phạm thời gian giữa mgmt_clk và frame_clk trong Sofware phiên bản Intel® Quartus® Prime Pro phiên bản 17.0 trở lên. Cả hai tên miền đồng hồ này thực tế không đồng bộ với nhau và do đó, việc cắt đứt đường dẫn giữa cả hai tên miền là an toàn.

Để giải quyết vấn đề này, hãy chỉnh sửa tệp altera_jesd204_ed_.sdc và thêm frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) vào danh sách hạn chế set_clock_groups như sau:

set_clock_groups -không đồng bộ -group {device_clk \

u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \

u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \

...} \

-nhóm {mgmt_clk ...} \

-nhóm {altera_reserved_tck}

Vấn đề này được khắc phục bắt đầu từ Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 17.1.