Sự cố quan trọng
Mô tả
Các phiên bản phát hành phần mềm Quartus II 14.1 và 15.0 có thể cho phép phát hành sai MAX 10 thiết kế thiết bị để sử dụng kết nối không tồn tại giữa chân DPCLK và đồng hồ mạng; cụ thể, phần mềm có thể cho phép kết nối từ DPCLK0 đến GCLK[4] và từ DPCLK2 đến GCLK[9]. Nếu bạn sử dụng một trong các đường dẫn không tồn tại này trong thiết kế, phần mềm không chỉ ra bất kỳ vấn đề nào, nhưng tạo ra một thiết kế trên thiết FPGA. Tham khảo Bộ MAX 10 Clocking và Người dùng PLL Hướng dẫn kết nối DPCLK sang GCLK cho phép: https://documentation.altera.com/#/00003866-AA.
Độ phân giải
Không có giải pháp khắc phục. Vấn đề này sẽ được khắc phục trong một phần mềm sắp tới Phát hành.