ID bài viết: 000076489 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 09/05/2020

Làm cách nào để thay đổi tần số xung nhịp tham chiếu dữ liệu và bộ thu phát cho Thiết kế Mẫu được tạo cho Interlaken Intel® FPGA IP nhắm mục tiêu Intel® Stratix® 10 thành một giá trị hơi khác một chút so với những gì được chọn trong GUI Trì...

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Interlaken
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Interlaken (Thế hệ thứ 2) Intel® FPGA IP nhắm mục tiêu đến Intel® Stratix® 10 H-Tile hoặc E-Tile chỉ hỗ trợ một số tốc độ dữ liệu và tùy chọn xung nhịp tham chiếu trong GUI Trình chỉnh sửa tham số IP.

    Độ phân giải

    Để giải quyết vấn đề này, bạn nên thực hiện các bước sau để thay đổi tốc độ dữ liệu và tần số xung nhịp tham chiếu bộ thu phát thành các giá trị hơi khác nhau sau khi phiên bản Interlaken (Thế hệ thứ 2) Intel® FPGA IP nhắm mục tiêu đến phiên bản Intel® Stratix® 10 H-Tile hoặc E-Tile đã được tạo ra.

     

    Các bước để thay đổi tốc độ dữ liệu/tần số đồng hồ tham chiếu Intel Stratix 10 E-Tile:

    • Thay đổi dòng sau trong tên phiên / altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc 

    [Dòng 31] create_clock -name pll_ref_clk -period " MHz " [get_ports pll_ref_clk]

    • Thay đổi các cài đặt sau đây trong tên phiên bản /altera_xcvr_native_s10_etile_2101/synth/_ip_parameters_.tcl

    [Dòng 12] dict set native_phy_ip_params pma_tx_data_rate_profile0 "< tốc độ dữ liệu mong muốn trong Mbps>"

    [Dòng 13] dict set native_phy_ip_params pma_rx_data_rate_profile0 "< tốc độ dữ liệu mong muốn trong Mbps>"

    [Dòng 28] tập lệnh native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0 "< tần số đồng hồ tham chiếu không mong muốn trong Mhz>"

    [Dòng 30] dict set native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0 "< tần số đồng hồ tham chiếu không mong muốn trong Mhz>"

     

    Các bước để thay đổi tốc độ dữ liệu/tần số đồng hồ tham chiếu Intel Stratix 10 H-Tile:

    • Thay đổi dòng sau trong tên phiên /altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc

    [Dòng 31] create_clock -name pll_ref_clk -period " MHz " [get_ports pll_ref_clk]

    • Thay đổi cài đặt sau trong tên phiên bản /altera_xcvr_native_s10_htile_1921/synth/_ip_parameters_.tcl

    [Dòng 13] dict set native_phy_ip_params set_data_rate_profile0 "< tốc độ dữ liệu mong muốn trong Mbps>"

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.