Khi Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP Intel® Stratix® phát hiện bitstream một phần bị hỏng, nó đặt trạng thái [2.0] = 3'b100 = PR_ERROR được kích hoạt. Tín hiệu avst_sink_ready được hủy hiển thị và Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP sẽ không chấp nhận bất kỳ bitstream cấu hình lại một phần nào nữa cho đến khi IP được đặt lại bằng cổng đặt lại.
Trước khi cài đặt lại Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP cần phải đảm bảo bitstream một phần còn lại được xả ra khỏi đường ống phát trực tuyến Avalon®, và chỉ sau đó hiển thị đặt lại về Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP.
Để giải quyết vấn đề này, hãy triển khai RTL để theo dõi trạng thái cổng [2.0] và tạo ra tín hiệu avst_sink_ready giả đến Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP Master Intel® Stratix® 10 khi được chỉ báo PR_ERROR và đảm bảo avst_sink_valid đã bật tắt hoàn toàn. Điều này sẽ đảm bảo bitstream định cấu hình lại một phần còn lại sẽ bị tuôn ra khỏi đường ống phát trực tuyến Avalon®, sau đó áp dụng cài đặt lại cho Bộ điều khiển Định cấu hình lại một phần Intel® Stratix® 10 Intel® FPGA IP.
Sau khi hoàn thành, bạn sẽ có thể bắt đầu gửi bitstream định cấu hình lại một phần tốt mới đến Bộ điều khiển Định cấu hình lại một phần Intel® FPGA IP.