ID bài viết: 000076454 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 22/04/2021

Trình tự hiệu chỉnh cho IP INTEL® STRATIX® 10 là gì?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Sau FPGA cấu hình thiết bị, dưới đây là các trình tự hiệu chỉnh cho IP INTEL® STRATIX® EMIF 10.

    Đối với IP EMIF không phải HPS, các chuỗi là hiệu chỉnh kết thúc trên chip (OCT), hiệu chỉnh I/O PLL, sau đó là hiệu chỉnh EMIF.

    Đối với IP HPS EMIF, trình tự hiệu chỉnh OCT / PLL / EMIF được thực hiện trong giai đoạn đầu tiên của HPS và sau đó phần còn lại của FPGA được thực hiện ở chế độ FPGA đầu tiên.

    Hiệu chỉnh I/O PLL cho PLLs không EMIF cũng được chia giữa trước mục nhập chế độ người dùng và sau mục chế độ người dùng tùy thuộc vào cấu hình của PLL.  Nếu PLL sử dụng các chế độ tham gia bên trong, chế độ này sẽ được hiệu chỉnh trước khi mục nhập chế độ người dùng.  Nếu nó sử dụng các chế độ tùy chỉnh lõi, nó sẽ được hiệu chỉnh sau mục nhập chế độ người dùng.  Tất cả điều này xảy ra trước khi hiệu chỉnh EMIF, được thực hiện hoàn toàn ở chế độ người dùng.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.