ID bài viết: 000076375 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/02/2013

Mô phỏng hậu phù hợp cho các thiết kế nhắm Arria V và Cyclone V có nguyên tử HPS IP có thể hoạt động không chính xác

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu thiết kế của bạn nhắm Arria V hoặc Cyclone V và bao gồm các nguyên tử IP hệ thống bộ xử lý cứng (HPS), mô phỏng hậu phù hợp có thể hoạt động không chính xác trong các trường hợp sau:

    • Nếu chiều rộng dữ hps2fpga liệu giao diện được định cấu hình thành 32 hoặc 128 bit
    • Nếu độ rộng dữ fpga2hps liệu giao diện được cấu hình lên 32 hoặc 128 bit
    • Nếu tần số hps2fpga đầu ra của người dùng đồng hồ không phải là 100 MHz
    Độ phân giải

    Cập nhật Tập tin đầu ra Verilog (.vo) được tạo bởi EDA Netlist Writer trước khi mô phỏng hậu phù hợp, như sau:

    • Thêm tham số có tên và DATA_WIDTH đặt giá trị thành 32, 64 hoặc 128 theo Thông tin nâng hps2fpga cao Độ rộng dữ liệu giao diện eXtensible (AXI).
    • Thêm tham số có tên DATA_WIDTH và đặt giá trị đến 32, 64 hoặc 128 theo fpga2hps AXI chiều rộng dữ liệu.
    • Thêm tham số có tên H2F_USER0_CLK_FREQ, H2F_USER1_CLK_FREQH2F_USER2_CLK_FREQ. Đặt giá trị của các tham số này theo tần số trong số , h2f_user0_clkh2f_user1_clk người dùng h2f_user2_clk lần lượt là đồng hồ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Cyclone® V và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.