Sự cố quan trọng
Nếu thiết kế của bạn nhắm Arria V hoặc Cyclone V và bao gồm các nguyên tử IP hệ thống bộ xử lý cứng (HPS), mô phỏng hậu phù hợp có thể hoạt động không chính xác trong các trường hợp sau:
- Nếu chiều rộng dữ
hps2fpga
liệu giao diện được định cấu hình thành 32 hoặc 128 bit - Nếu độ rộng dữ
fpga2hps
liệu giao diện được cấu hình lên 32 hoặc 128 bit - Nếu tần số
hps2fpga
đầu ra của người dùng đồng hồ không phải là 100 MHz
Cập nhật Tập tin đầu ra Verilog (.vo) được tạo bởi EDA Netlist Writer trước khi mô phỏng hậu phù hợp, như sau:
- Thêm tham số có tên và
DATA_WIDTH
đặt giá trị thành 32, 64 hoặc 128 theo Thông tin nânghps2fpga
cao Độ rộng dữ liệu giao diện eXtensible (AXI). - Thêm tham số có tên
DATA_WIDTH
và đặt giá trị đến 32, 64 hoặc 128 theofpga2hps
AXI chiều rộng dữ liệu. - Thêm tham số có tên
H2F_USER0_CLK_FREQ
,H2F_USER1_CLK_FREQ
vàH2F_USER2_CLK_FREQ
. Đặt giá trị của các tham số này theo tần số trong số ,h2f_user0_clk
vàh2f_user1_clk
người dùngh2f_user2_clk
lần lượt là đồng hồ.