ID bài viết: 000076373 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Lỗi "GXB REFCLK divider không thể được thêm sau khi tín hiệu "rx_cruclk[0]" vì nó ăn cổng cruclk của kênh GXB Receiver alt2gxb:alt2gxb_component| channel_rec[0].receive" sử dụng giao diện kênh hoặc cấu hình lại nội bộ kênh"

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Lỗi fitter dưới đây xảy ra nếu khởi tạo trình quản lý trình cắm ALT2GXB Megawizard® trong thiết kế biên dịch có cấu hình sau. Kênh là kênh song công đầy đủ hoặc chỉ nhận, nội bộ kênh hoặc giao diện kênh được bật và tần số đồng hồ đầu vào, được chỉ định trong ALT2GXB Megawizard lớn hơn 325 MHz. Lỗi này không xảy ra với cấu hình chỉ TX.

 

Lỗi bộ chỉnh phần mềm Quartus® II: "Không thể thêm bộ chia GXB REFCLK sau khi tín hiệu "rx_cruclk[0]" vì nó ăn cổng cruclk của kênh GXB Receiver alt2gxb:alt2gxb_component| channel_rec[0].receive" sử dụng giao diện kênh hoặc cấu hình lại nội bộ kênh"

 

Để khắc phục lỗi này, hãy sử dụng quy trình sau.

1. Thay đổi tần số xung xung đầu vào (>325 MHz) trong ALT2GXB Megawizard thành một nửa giá trị.

2. Khởi tạo mã bộ chia REFCLK (hiển thị bên dưới) trong thiết kế của bạn và kết nối đầu ra bộ chia REFCLK với các cổng đầu vào xung giờ ALT2GXB.

Đối với cấu hình song công, kết nối đầu ra bộ chia REFCLK với các cổng đầu vào đồng hồ ALT2GXB.  Nếu tần số đồng hồ đầu vào được chỉ định trong màn hình 'Chung' của ALT2GXB Megawizard lớn hơn 325MHz thì hãy kết nối đầu ra bộ chia REFCLK với các cổng 'pll_inclk' và 'rx_cruclk' của khởi tạo ALT2GXB. Nếu tần số trên được chỉ định trong màn hình 'RECONFIG', hãy kết nối đầu ra bộ chia REFCLK với các cổng 'pll_inclk_alt' và 'rx_cruclk_alt'.

Ví dụ: nếu bạn có cấu hình song công đầy đủ và nếu bạn đã chỉ định 390,625 MHz trong màn hình 'Chung' của ALT2GXB Megawizard, hãy thay đổi tần số thành 195.3125 MHz và kết nối đầu ra bộ chia REFCLK với các cổng pll_inclk và rx_cruclk của ALT2GXB.

Đối với khởi tạo ALT2GXB chỉ nhận, thay đổi tần số đầu vào (>325 MHz) trong Megawizard thành một nửa giá trị và kết nối đầu ra bộ chia REFCLK với cổng rx_cruclk hoặc rx_cruclk_alt dựa trên các cài đặt tần số xung giờ tham chiếu đầu vào trong màn hình 'Chung' hoặc 'Cấu hình lại' trong Megawizard.

Dưới đây là một ví dụ về mã phân chia REFCLK trong Verilog và VHDL.

------ Verilog Code for Clock Division---------
mô đun my_refclk_div(trong, ngoài);
đầu vào;
đầu ra;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in),
.clkout(ngoài));
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
nội bộ

----- Thêm

--Mã VHDL cho Bộ phận Đồng hồ----
IEEE THƯ VIỆN;
SỬ DỤNG ieee.std_logic_1164.all;
TỔ CHỨC MY_REFCLK_DIVIDER IS
PORT
(
inclk: tính bằng std_logic;
outclk: ngoài std_logic

);
kết thúc my_refclk_divider;

kiến trúc clock_div của my_refclk_divider là
bộ phận stratixiigx_hssi_refclk_divider IS
CHUNG ( CHUNG
enable_divider: STRING:= "true";
divider_number: SỐ NGUYÊN := 0;  -- 0 hoặc 1 cho đánh số logic
refclk_coupling_termination: STRING:= "normal_100_ohm_termination"
);

CỔNG (
inclk: IN STD_LOGIC;
clkout: OUT STD_LOGIC);
 
Cấu phần END stratixiigx_hssi_refclk_divider;

Bắt đầu
clk_divider: stratixiigx_hssi_refclk_divider
bản đồ cổng
(
inclk => inclk,
clkout => outclk
);

kiến trúc cuối;

 

 

 

 

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® II GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.