ID bài viết: 000076272 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/08/2013

Tại sao mô phỏng PCI Express Gen3 của tôi bị rơi xuống độ rộng liên kết x1?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Mô phỏng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Do một vấn đề đã biết, PCIe® liên kết downtrains với Gen3x1 khi mô phỏng Arria® V GZ hoặc thiết bị Stratix® V bằng cách sử dụng mô hình chức năng bus Altera® (BFM).
    Độ phân giải

    Như một giải pháp chỉ cho mô phỏng, vô hiệu hóa tùy chọn "Cho phép cân bằng thích ứng (AEQ) khối" trong Siêu chức năng bộ điều khiển Cấu hình lại Bộ thu phát.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Arria® V GZ
    FPGA Stratix® V GS
    FPGA Stratix® V GX
    FPGA Stratix® V GT

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.