ID bài viết: 000076268 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 30/11/2016

Lỗi: Nút 'lvds_rx:inst|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' không được kết nối đúng cách trên cổng 'WRITECLK'

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn sẽ gặp phải lỗi tổng hợp này nếu bạn kết nối PLL và ALTLVDS_RX năng siêu chức năng ở chế độ PLL ngoài và bật chuyển đổi đồng hồ PLL. Lỗi này xảy ra do phần mềm Quartus® II không chèn một nguyên tử cyclonev_pll_lvds_output giữa PLL và siêu chức năng ALTLVDS_RX trong quá trình tổng hợp.

    Độ phân giải

    Cách khắc phục là chèn các nguyên tử sau giữa PLL và LVDS_RX:

    cyclonev_pll_lvds_output #(
    .pll_loaden_enable_disable("sự thật"),
    .pll_lvdsclk_enable_disable("sự thật")
    ) stratixv_pll_lvds_output_inst (
    .ccout({loaden_from_pll, fclk_from_pll}),
    .loaden(loaden_to_lvds),
    .lvdsclk(Fclk_to_lvds)
    );

    Nếu mục tiêu là một thiết Stratix® V mới, bạn có thể thay đổi tên thành stratixv_pll_lvds_output.

    Điều này dự kiến sẽ được sửa trong phiên bản phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 10 sản phẩm

    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA SoC Cyclone® V ST
    FPGA Cyclone® V E

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.