Mô tả
Có. Tín hiệu DCLK, là tín hiệu đồng hồ cấu hình trong các chế độ Passive Serial, Fast Passive Parallel và Passive Parallel Synchronous, có thể chuyển đổi cấu hình trước và sau.
Bật DCLK khi bắt đầu cấu hình không phải là vấn đề nếu tín hiệu DỮ LIỆU được tổ chức cao hoặc thấp. FPGAs tìm trình tự khởi động trên các dòng DỮ LIỆU trước khi chúng bắt đầu đăng ký dữ liệu cấu hình. Vì vậy, miễn là tín hiệu DỮ LIỆU không được bật ngẫu nhiên, quá trình chuyển tiếp DCLK sẽ không khởi tạo chu kỳ cấu hình hoặc gây ra lỗi.
Sau khi cấu hình, đầu vào trên DCLK bị trình điều khiển FPGA.