ID bài viết: 000076149 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 16/07/2013

Cảnh báo quan trọng (176575): Không thể triển khai PLL Trên/Dưới hoặc Trái/Phải <pll name="">, vì đồng hồ đầu vào của PLL sử dụng LVDS tiêu chuẩn I/O và có tần số 800 MHz. Tuy nhiên, thiết bị chỉ hỗ trợ tần số lên đến 762 MHz.</pll>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn sẽ gặp phải lỗi này khi cố gắng gán tốc độ chuyển đổi 800MHz trở lên và gán LVDS I/O cho chân đồng hồ trong các thiết bị Stratix® IV với mật độ 820, 530, 360 và 290.

    Bảng 1-42 trong Đặc điểm DC và Chuyển mạch cho Thiết bị Stratix IV (PDF) quy định rằng đối với thiết bị cấp tốc độ -2/-2 lần, 800MHz được hỗ trợ cho fHSCLK_in (tần số xung xung đầu vào) Tiêu chuẩn I/O phân biệt thực sự.  Điều này không áp dụng cho các thiết bị mật độ cao hơn được liệt kê ở trên.

    Độ phân giải Bảng 1-42 dự kiến sẽ được cố định để chỉ ra rằng 762MHz là tần số tối đa được hỗ trợ trong các thiết bị có mật độ cao hơn.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® IV E

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.