ID bài viết: 000076120 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Lỗi nội bộ: Hệ thống con: VPR20K, Tập tin: ygr_arch/ygr_route_timing.c, Dòng: 5244

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Lỗi này có thể xảy ra trong Quartus®Phiên bản phần mềm II 2.2 khi bạn cố gắng sử dụng SigntalTap® Phân tích logic nhúng II hoặc SignalProbe tính năng theo dõi chân DQS trong khối tốc độ ngày đôi (DDR).

Tất cả các quạt của chân DQS phải là thanh ghi đầu vào I/O đi kèm với đồng hồ hoặc thanh ghi đầu vào DDIO. Không thể theo dõi tín hiệu DQS vì việc giám sát tín hiệu yêu cầu quạt tín hiệu chuyển sang phần tử logic (LE). Điều này được ghi lại trong Giải pháp sau: Tôi có thể sử dụng trình phân tích logic nhúng SignalTap II để giám sát tín hiệu DQS trong khối tốc độ dữ liệu kép (DDR) của tôi không?

Điều này đã được giải quyết trong phần mềm Quartus II phiên bản 3.0 bằng cách loại bỏ tín hiệu DQS từ bộ lọc SignalTap II/SignalProbe.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix®

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.