ID bài viết: 000076097 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/02/2013

Chú giải back-annotations của chuỗi delay không được hỗ trợ cho Stratix thiết kế V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu thiết kế của bạn nhắm Stratix thiết bị V, back-annotation trong số các cài đặt chuỗi độ trễ sau khi biên dịch có thể bị lỗi khi bạn bật tùy chọn Chuỗi Độ trễ trong Back-Annotate Hộp thoại Bài tập.

    Phần mềm Quartus II không hỗ trợ chú giải ngược của chuỗi độ trễ trong các thiết kế nhắm Stratix thiết bị V.

    Độ phân giải

    Không có giải pháp khắc phục.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.