Trong tệp .qip của dự án Trình thiết kế nền tảng (trước đây là Qsys), các tệp sdc giao diện bộ nhớ ngoài UniPHY có thể không đúng thứ tự và đây có thể là lý do khiến cảnh báo xung giờ bị thiếu hoặc bỏ qua hoặc cảnh báo quan trọng. Điều này thường xuất hiện khi IP UniPHY được sử dụng với vòng lặp khóa pha (PLL) và chia sẻ vòng lặp bị khóa trễ (DLL) giữa hai giao diện.
Hai giải pháp có thể là:
- Bình luận các tệp sdc trong tệp Qsys .qip và thêm chúng theo thứ tự bắt buộc trong Cài đặt Dự án Quartus -> Timing Analyzer -> SDC để đưa vào dự án.
- Sửa đổi tệp Qsys .qip để đặt các tệp sdc theo thứ tự bắt buộc.
Đối với mỗi phiên bản IP UniPHY, đặt tệp _p0.sdc trước các tệp sdc khác cho IP UniPHY đó.
Để luồng thời gian chia sẻ xung giờ hoạt động chính xác, thứ tự tệp .qip (và do đó thời gian tệp sdc) phải sao cho các tệp sdc chính được liệt kê trước bất kỳ tệp sdc thụ động nào liên quan.
Để biết thêm thông tin, hãy xem phần Giao diện Chia sẻ DLL và PLL" trong Phần Mô tả Chức năng – Chương UniPHY trong tập 3 của Sổ tay Giao diện Bộ nhớ Ngoài.
Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 12.0.